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検証環境最速導入ソリューション<SAQuT!>

SystemVerilogを使用したランダム検証の導入や、Verilog-AMSによるミックスド・シグナル検証は製品品質向上に非常に高い効果を示します。
しかし、新しい言語の習得が必要であることや、設計フローの見直しなど、環境導入には高い壁があるといわれております。
CMEでは、これらの手法をを簡単に導入するためのソリューション、SAQuT!をご提供しております。

検証環境リファレンスモデルの決定版! SAQuT! Kit ファミリー

AXI及びAHB バスインターフェースのランダム検証環境を簡単に構築
SystemVerilog のリファレンスモデルとして最適
日本語の詳細解説書付き

最新UVM 対応版につき、先進メソドロジを簡単に構築
AXI3/AXI4/AHB-Lite/AXI4-Lite のいずれも最新UVMに対応し、リファレンスモデルとして最適
日本語の詳細解説書付き


最新UVMに準拠
設定パラメータによりレーン数、データバス幅などユーザ様に合った検証環境を構築可能
検証モデルと検証環境は、全てソースコードで提供しています
日本語の詳細解説書付き


アナログモデリング設計手法学習システムとして最適です(手順書つき)
Verilog-AMS/A のアナログモデルIPを提供します。

アナログモデルの構成

  • DCリニア系 PGA(OPAMP含む)
  • 離散系 DAC(Flash), ADC(Flash)
  • クロック系 DLL
  • 負荷モデル CCD, TFT-Tr
  • スクリプト(AMSDesigner (Cadence社)用), OPUSデータ

アナログ検証セミナーもセットでご提供いたします

検証メソドロジ導入支援サービス

CMEがお客様回路を対象とした、ご希望の検証メソドロジにて検証環境を作成いたします。
作成した環境には詳細解説書をお付けするとともに、環境の説明会を実施し、お客様の検証メソドロジを適用したランダム検証の導入を徹底サポートいたします。