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2017/06/26
2017 DVCon JAPAN出展のご案内
このたび、CMエンジニアリングは、2017 DVCon JAPAN(Design and Verification Conference JAPAN)に出展する運びとなりました。
LSI/FPGA検証のプロ集団として、設計品質の向上にお役立ていただけるサービスと商品をご紹介いたします。
ご多忙中とは存じますが関係各所様とともに、是非ご来場賜り、ご高覧下さいます様ご案内申し上げます。
記
会 期 |
2017年6月30日(金) セミナー: 9:30~17:30、パーティー: 17:50~19:30 ※展示は、ほぼ会期終日にわたり内覧可能 |
会 場 | 新横浜国際ホテル マナーハウス南館 |
入場料 |
公式サイトから事前申し込みにて無料 |
出展内容 |
SystemVerilogやUVMを活用した第三者検証や、設計品質を向上するための仕様書の在り方に関するコンサルティング、眠っているIPを使える資産によみがえらせるIPリフレッシュなど、当社が提供するサービスを、展示会場で詳しくご紹介します。 また、SystemVerilog/ランダム検証/UVMを取り入れた検証環境の構築容易化を支援する「SAQuT!シリーズ」や、自動結線・レジスタ・アサーション・テストベンチと関連する検証環境の自動生成を実現した「SpecInsightシリーズ」につきましても、合わせてご紹介いたします。 |