よくある質問 (SpecInsight-NEO)
SpecInsight-NEOの特徴について
Q. SpecInsight-NEOとはどのようなツールですか？
A. SpecInsight-NEOは、入出力端子表と接続情報からモジュール間接続HDLを自動生成するツールです。仕様書用の端子表から端子-モジュール間、モジュール-モジュール間を接続したHDLを自動生成します。
主な特徴は以下の通りです。
- 入出力端子表を定義するフォーマットを提供します。
- 入出力端子表から、TOPレベルのHDLを自動生成します。
- FPGA向け制約ファイルを自動生成します。
Q. SpecInsight-NEOを使用すると、どのようなメリットがありますか？
- SpecInsight-NEOを使用することで、面倒で単純ミスが発生しやすい モジュール間接続HDLを簡単な操作で作成することができます。
- HDLを自動生成する前に、接続上のミスや矛盾をチェックできます。これにより、仕様書レベルでの間違いをなくすことができます。
- 仕様変更が発生した場合、HDLを修正するのではなく仕様書を修正してからHDLを生成することで、いつでも仕様書とHDLの不整合を防ぎます。更に設計資産を仕様書レベルで管理できます。
- 端子表に文字列をパラメータとして定義・使用することで、可読性や再利用性が向上できます
Q. ツールの機能や操作は簡単に習得できますか？
A. SpecInsight-NEOの操作は簡単に習得できます。操作方法は、GUI上からHELP画面を表示して調べることができます。また、入出力端子表のサンプルを提供しているので、このサンプルを参考にすることで操作方法を容易に習得することができます。その内容はHELPにも記載されています。
Q. HDLにコメントを入れることはできますか？
A. 可能です。自動生成されたHDLには入出力端子表に記載したコメントが入ります。
Q. 入出力端子表の記載が間違っている場合、ミスは発見できますか？
A. SpecInsight-NEOはデザインルールチェック（DRC）機能があります。DRCでは信号名の重複やモジュール間接続の衝突などをチェックします。これによりHDL生成前に入出力端子表のミスを見つけることができます。
（信号名をコピー＆ペーストした後の修正忘れ等、単純ミスによる後工程からの手戻りを防ぎます）
Q. HDLは合成可能な記述ですか？
A. 合成可能なHDLを出力します。
Q. SpecInsight-NEOのサンプルデータは入手できますか？
A. SpecInsight-NEOをご購入いただいたお客様は、オンラインサポートページからサンプルデータをダウンロードすることができます。
SpecInsight-NEOのサポート範囲について
Q. HDL記述言語は何ですか？
A. VerilogHDLとVHDLに対応しています。
Q. EXCELのフォーマットはどのバージョンに対応していますか？
A. Excel2016/2013/2010/2007で動作確認済みです。
Q. 制約ファイルはどの形式に対応していますか？
A. Xilinx：ucf形式、xdc形式 Altera：qsf形式に対応しています。さらにsdc形式をサポートしています。
Q. FPGAの開発ツールは何に対応していますか？
A. Xilinx：ISE、Vivado Altera：QuartusⅡ、Quartus Primeに対応しています。
制限事項について
Q. Excelファイル（入出力端子表）のポート名，入出力方向，ポート幅以外のセル結合について
A. DRC エラーの原因となる場合や，正しい HDL を出力できなくなる場合があるので結合しないで下さい。